一种计算芯片、算力板及数字货币矿机的制造方法

技术特点：

1.一种计算芯片，其特征在于，所述计算芯片包括多个以流水线结构排列的运算级，每个运算级包括： 第一组合逻辑电路，所述第一组合逻辑电路相互占用多个在相邻的第一单元点中，至少部分第一单元点位于第一不完整列中，在第一不完整列中，第一单元点的数量小于第一预设数量n1，其中，第一预设数n1为计算芯片中每列可容纳的最大单元点数；一个或多个第二组合逻辑电路，每个第二组合逻辑电路占据一个或多个两个单元点，所述第二单元点的至少一部分位于第二不完整列中，在第二不完整列中，第二单元点的数量小于或等于第二预设数量n2，其中，n2＝n1/2。多个寄存器，每个寄存器占用多个第三单元点，至少部分第三单元点位于第一不完整列或第二不完整列中。其中，第一单元点、第三单元点、第二单元点和第三单元点在计算芯片上占据同一区域。2.根据权利要求1所述的计算芯片，其特征在于，所述第一单元点的至少另一部分位于所述第一完整列中，并且在所述第一完整列中，所述第一单元点的数量等于所有描述第一预设编号n1。3.根据权利要求1所述的计算芯片，其特征在于，在所述第一不完整列中，第一小区点的数量大于或等于第二预设数量n2。4.根据权利要求1所述的计算芯片，其特征在于，在同一第一组合逻辑电路中，所述第一不完整列的个数等于一。

5.根据权利要求1所述的计算芯片，其特征在于，在所述计算芯片的数据流向上，所述第一组合逻辑电路的输入端直接连接寄存器，或者所述第一组合逻辑电路的输出端直接连接寄存器。逻辑电路直接连接到寄存器。6.根据权利要求1所述的计算芯片，其特征在于，在所述计算芯片的数据流向上，所述第一组合逻辑电路的输入端直接连接所述第二组合逻辑电路，或者所述第一组合逻辑电路的输出端。第一组合逻辑电路直接连接到第二组合逻辑电路。7.根据权利要求1所述的计算芯片，其特征在于，所述第一组合逻辑电路包括加法器。8.根据权利要求1所述的计算芯片，其中，当同一第二组合逻辑电路占用的第二单元点的数量大于第二预设数量n2时，第二预设数量n2的第二单元点位于计算芯片的中间一行或两行。9.根据权利要求1所述的计算芯片，其特征在于挖矿计算器，至少一个第二组合逻辑电路占据位于同一第二完整列的第三预定数量n3个第二单元点，其中，n3＝n1-2。1.根据权利要求1所述的计算芯片，其特征在于，在所述计算芯片中的数据流向上，所述第二组合逻辑电路的第一输入端直接连接寄存器，输出最后一秒组合逻辑电路的端子直接连接到寄存器。11. 2.根据权利要求1所述的计算芯片，其特征在于，在所述计算芯片的数据流动方向上，至少一个第二组合逻辑电路的输入端直接与所述第一组合逻辑电路相连，或者至少一个第二组合逻辑电路的输出端与所述第一组合逻辑电路相连。至少一个第二组合逻辑电路直接连接到第一组合逻辑电路。1.根据权利要求1所述的计算芯片，其特征在于，每个寄存器包括低位子寄存器和高位子寄存器，第四位n0相等，其中n0=(n1-2)@ >>2。或者，至少一个第二组合逻辑电路的输出端与第一组合逻辑电路直接相连。1.根据权利要求1所述的计算芯片，其特征在于，每个寄存器包括低位子寄存器和高位子寄存器，第四位n0相等，其中n0=(n1-2)@ >>2。或者，至少一个第二组合逻辑电路的输出端与第一组合逻辑电路直接相连。1.根据权利要求1所述的计算芯片，其特征在于，每个寄存器包括低位子寄存器和高位子寄存器，第四位n0相等，其中n0=(n1-2)@ >>2。

1.根据权利要求12所述的计算芯片，其特征在于，所述低位子寄存器包括n0个第一存储单元和一个第一时钟单元。高位子寄存器包括n0个第一存储单元，两个存储单元和一个第二时钟单元。其中，第一时钟单元和第二时钟单元共同连接到同一时钟信号源。1.根据权利要求13所述的计算芯片，其特征在于，所述第一时钟单元和所述第二时钟单元位于所述计算芯片的中间两行。1.根据权利要求12所述的计算芯片，其特征在于，所述第一组合逻辑电路的第一位为2n0或2n0-1；第二组合逻辑电路的第二位为2n0或2n0-1；数量小于等于2n0；寄存器的第三位是 2n0。16.一块算力板，其特征在于，所述算力板包括一个或多个根据权利要求1至15中任一项所述的计算芯片。1 一种数字货币矿机，其特征在于，所述数字货币矿机包括一个或多个权利要求16所述的算力板。

技术总结

本发明涉及一种计算芯片、算力板及数字货币矿机。其中挖矿计算器，所述计算芯片包括以流水线结构排列的多个运算级，每个运算级包括：第一组合逻辑电路，所述第一组合逻辑电路占据多个彼此相邻的第一单元点，至少一部分第一个单元格的网格点位于第一个非完整列中；一个或多个第二组合逻辑电路，每个第二组合逻辑电路占据一个或多个第二单元点，至少部分第二单元点位于第二非完整列中。以及多个寄存器，每个寄存器占用多个第三单元点，至少部分第三单元点位于第一不完整列或第二不完整列中。其中，第一单元点、第三单元点、第二单元点和第三单元点在计算芯片上占据同一区域。芯片上的相同区域。芯片上的相同区域。

技术研发人员：徐超、范志军、薛克、杨作兴

受保护技术用户：深圳市比特微电子科技有限公司

技术研发日：2020.10.30

技术发布日期：2022/5/6